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gem5 Simulator 자료 정리

Index	Subject
1	CPU Types in gem5 Simulator
2	`arch` 디렉토리와 `cpu` 디렉토리의 차이 in gem5
3	Simulation Mode in gem5
4	Configuration 수정하는 방법
5	Instruction (Micro Operation) 개수 확인
6	O3 Pipeline Stages
7	Instruction Object 정보를 담고 있는 Class
8	Instruction Renaming Stage 정보
9	`inst_queue_impl.hh` 와 같이 `*_impl.hh` 를 따로 만드는 이유
10	gem5에서 `Activity`의 의미
11	`tick`의 역할은?
12	Squash의 의미
13	Instruction들의 Flow (Dispatch -> Issue Queue)
14	`class Impl`에서 `impl`의 Declaration
15	`gdb`로 debugging 하는법
16	`Stats::Scalar`의 정의 위치
17	`gdb` 사용시 실제 Instruction Fetch가 되는 시점으로 가는법
18	O3 Superscalar 구조에서 Instruction Execution Latency Configure 하는 곳
19	각 Stage간 Instruction을 넘겨주는 방법
20	각 Stage에서 이전 Stage로 Signal을 날리거나 다음 Stage로부터 Signal을 받는법
21	Instruction이 수행되는 곳
22	`std::list ListOrderEntry listOrder`의 목적
23	각 stage를 매 cycle마다 순차적으로 처리하는데, 문제가 발생하지 않는 이유
24	gem5에서 gdb로 무한정 tracking이 안되는 이유
25	`ldr`, `str` instruction이 simulation에서 수행되는 back-trace 확인
26	Information of ARM Architectural Registers
27	Information instance의 destroy 되는 trace